래치의 가장 큰 문제점 - laechiui gajang keun munjejeom

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 인버터, 상기 제2 노드의 신호를 피드백하여 상기 제1 노드로 전달하는 제2 인버터를 포함하되, 상기 제2 인버터는, 제2 노드의 신호를 게이트 입력으로하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터와 연결되고, 제1 전압을 게이트 입력으로 하며, 상기 제1 피모스 트랜지스터의 길이보다 더 큰 선길이를 갖는 제2 피모스 트랜지스터, 상기 제1 엔모스 트랜지스터와 연결되고, 제2 전압을 게이트 입력으로 하며, 상기 제1 엔모스 트랜지스터의 길이보다 더 큰 길이를 갖는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭회로를 제공한다.

피모스 트랜지스터, 엔모스 트랜지스터, 셀길이/폭, 로드, 인버터

Description

플립플롭회로{FLIPFLOP CIRCUIT}

도 1은 일반적인 D플립플롭을 나타낸 회로도.

도 2는 도 1의 D플립플롭의 타이밍 다이어그램.

도 3은 종래기술에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도.

도 4는 본 발명의 일실시예에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도.

도 5는 도 4의 인버터를 포함하는 1~n개의 D플립플롭회로를 나타낸 구성도.

도 6a는 도 5의 단위D플립플롭을 나타낸 회로도.

도 6b는 도 6a의 단위D플립플롭의 피드백 인버터를 나타낸 회로도.

도 6c 및 도 6d는 도 5의 풀업회로 및 풀다운회로를 나타낸 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

P3 : 제1 피모스 트랜지스터 N3 : 제1 엔모스 트랜지스터

P2 : 제2 피모스 트랜지스터 N2 : 제2 엔모스 트랜지스터

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 플립플롭회로에 관한 것이다.

반도체 메모리 장치의 동작 속도가 증가되면서 내부적으로 많은 수의 D플립플롭(D Flip Fiop)회로가 사용된다. 이 D플립플롭의 성능은 입력신호를 빠르게 감지하고, 빠른 시간에 출력을 내보내는 것을 특징으로 한다. 이러한 성능을 제대로 유지하기 위해서는 실제 실리콘(silicon) 위에 패턴(pattern, 또는 layout)이 어떻게 만들어지는가에 따라 좌우된다.

여기서, D플립플롭의 구성을 설명하면 하기와 같다.

도 1은 일반적인 D플립플롭을 나타낸 회로도이다.

도 1을 참조하면, D플립플롭은 클럭신호(CLK)에 의해 데이터신호(D)를 선택적으로 전송하는 제1 트랜스미션 게이트(TG1), 제1 트랜스미션 게이트(TG1)의 출력신호(NA노드의 신호)를 래치하는 제1 래치회로(101), 클럭신호(CLK)에 의해 제1 래치회로(101)의 출력신호(NB노드의 신호)를 선택적으로 전송하는 제2 트랜스미션 게이트(TG2), 제2 트랜스미션 게이트(TG2)의 출력신호(NC노드의 신호)를 래치하여 출력(Q)하는 제2 래치회로(103)를 구비한다.

이와 같은 D플립플롭의 동작은 하기와 같다.

도 2는 도 1의 D플립플롭의 타이밍 다이어그램이다.

도 2를 참조하면, 초기 클럭(CLK)의 라이징 에지 전에 셋업시간(tS)을 갖는 데이터신호(D)와 D플립플롭의 내부회로에 의해 일정 지연시간(tD)을 갖고 출력되는 출력신호(Q)를 확인 할 수 있다. 여기서, 셋업시간(tS)와 지연시간(tD)은 작을수록 D플립플롭의 성능은 뛰어나다고 볼 수 있다.

도 3은 종래기술에 따른 도 1의 제1 인버터(INV1) 및 제2 인버터(INV2)를 나타낸 회로도이다. 그리고, 도 1 및 도 2의 내용을 인용하여 설명한다.

도 3을 참조하면, 제1 및 제2 인버터(INV1, INV2)는 동일한 회로로써, 자신의 출력신호(NB, 정확하게는 NB노드의 신호)를 공통 게이트 입력으로 하고 전원전압(VDD)와 연결된 피모스 트랜지스터(P1) 및 접지전압(VSS)와 연결된 엔모스 트랜지스터(N1)를 구비한다.

여기서, 셋업시간(tS)과 연계하여 설명하면, 셋업시간(tS)가 작다는 것은 제1 래치회로{101, 제2 래치회로(103)도 동일하나, 설명의 면의상 제1 래치회로에 한하여 설명한다.} 의 동작이 빨라서 NA 노드의 신호가 NB 노드의 신호로 빠른시간에 전이한다는 것을 의미한다.

그런데, 이렇게 빠르게 제1 래치회로(101)가 동작하게 되면, NA 노드에서는 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제가 발생되고, 이는 전체 D플립플롭의 동작 속도를 느리게 하는 문제점이 된다.

그래서, 도 3에서와 같이, 제1 및 제2 래치회로(101, 103)의 제1 및 제2 인버터(INV1, INV2)를 구성하는 피모스 및 엔모스 트랜지스터(P1, N1)는 좁은 폭(W1, W2)과 긴 길이(L1, L2)를 갖도록 제조한다. 그러나, 이렇게 구성된 제1 및 제2 인버터(INV1, INV2)의 피모스 및 엔모스 트랜지스터(P1, N1)의 긴 길이는 NA 노드 및 NB 노드의 로드(load)를 증가시키고, 이는 NA 노드 및 NB 노드의 천이성능을 저하시키는 원인이 된다.

결과적으로, 이와 같은 래치회로(101, 103)의 문제점은 이를 포함하는 D플립플롭의 문제점이 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 래치회로의 신호 전달특성을 개선시키는 것을 제1 목적으로 한다.

그리고, 플립플롭의 신호 전달특성을 개선시키는 플립플롭회로를 제공하는 것을 제2 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 인버터, 상기 제2 노드의 신호를 피드백하여 상기 제1 노드로 전달하는 제2 인버터를 포함하되, 상기 제2 인버터는, 제2 노드의 신호를 게이트 입력으로하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터, 상기 제1 피모스 트랜지스터와 연결되고, 제1 전압을 게이트 입력으로 하 며, 상기 제1 피모스 트랜지스터의 길이보다 더 큰 선길이를 갖는 제2 피모스 트랜지스터, 상기 제1 엔모스 트랜지스터와 연결되고, 제2 전압을 게이트 입력으로 하며, 상기 제1 엔모스 트랜지스터의 길이보다 더 큰 길이를 갖는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일실시예에 따른 도 1의 제1 인버터 및 제2 인버터를 나타낸 회로도이다.

도 4를 참조하면, 제1 및 제2 인버터(INV1, INV2)는 제1 신호(NB, Q)를 게이트 입력으로 하여 제2 신호(NA, NC)를 출력하는 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3), 제1 피모스 트랜지스터(P3) 및 전원전압(VDD)와 연결되고, 접지전압(VSS)을 게이트 입력으로 하는 제2 피모스 트랜지스터(P2), 제1 엔모스 트랜지스터(N3) 및 접지전압(VSS)과 연결되고, 전원전압(VDD)을 게이트 입력으로 하는 제2 엔모스 트랜지스터(N2)를 구비한다.

여기서, 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)는 좁은 폭(W1, W4)과 긴 길이(L1, L4)로 제조하고, 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3)는 좁은 폭(W2, W3)과 짧은 길이(L2, L3)로 제조한다.

이는 도 1에서의 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제점을 좁은 폭(W1, W4)과 긴 길이(L1, L4)로 제조된 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)로 해결하고, NA 노드 및 NB 노드의 로드(load)가 증가되는 문제점은 좁은 폭(W2, W3)과 짧은 길이(L2, L3)로 제조된 제1 피모스 및 제1 엔모스 트랜지스터(P3, N3)로 해결한다.

이와 같이 동작 특성을 향상시킨 플립플롭회로는 복수개로 구비될 경우 많은 영역을 차지할 수 있는데, 이를 극복하기 위해 하기와 같은 회로를 구비할 수 있다.

도 5는 도 4의 인버터를 포함하는 1~n개의 D플립플롭회로를 나타낸 구성도이다.

도 5를 참조하면, 1~n개의 D플립플롭회로는 1~n개의 단위D플립플롭(505)과 1~n개의 단위D플립플롭(505)과 연결된 풀업회로(501)와 풀다운회로(503)를 구비한다.

여기서, 각각의 구성요소를 더욱 자세하게 설명하면 하기와 같으며, 도 5의 도면부호를 인용하여 설명한다.

우선, 도 6a는 도 5의 단위D플립플롭(505)을 나타낸 회로도로써, 도 1의 D플립플롭과 동일한 회로이므로 설명은 생략한다.

다음으로, 도 6b는 도 6a의 단위D플립플롭(505)의 피드백 인버터(601)를 나타낸 회로도이다.

도 6b를 참조하면, 피드백 인버터(601)는 제1 신호(NB, Q)를 공통 게이트 입력으로 하여 제2 신호(NA, NC)를 출력하고, 풀업회로(501)의 출력신호(VDDP)와 연결된 피모스 트랜지스터(P4) 및 풀다운회로(503)의 출력신호(VSSP)와 연결된 엔모스 트랜지스터(N4)를 구비한다.

여기서, 피모스 트랜지스터(P4)와 엔모스 트랜지스터(N4)은 좁은 폭과 긴 길이로 제조된다.

다음으로, 도 6c 및 도 6d는 도 5의 풀업회로(501) 및 풀다운회로(503)를 나타낸 회로도이다.

우선, 도 6c를 참조하면, 풀업회로(501)는 접지전압(VSS)을 게이트 입력으로 하고, 전원전압(VDD)와 연결된 제2 피모스 트랜지스터(P5)를 구비한다.

그리고, 도 6d를 참조하면, 풀다운회로(503)는 전원전압(VDD)을 게이트 입력으로 하고, 접지전압(VSS)과 연결된 제2 엔모스 트랜지스터(N5)를 구비한다.

여기서, 도 6c 및 도 6d의 제2 피모스 및 제2 엔모스 트랜지스터(P5, N5)는 좁은 폭과 긴 길이로 제조된다.

이와 같이 제조된 1~n개의 D플립플롭회로는 도 1에서의 제1 트랜스미션 게이트(TG1)의 출력 신호와 제1 래치회로(101)의 피드백신호가 서로 충돌(fight)하는 문제점을 좁은 폭과 긴 길이로 제조된 풀업회로(501)와 풀다운회로(503)의 제2 피모스 및 제2 엔모스 트랜지스터(P5, N5)로 해결하고, NA 노드 및 NB 노드의 로드(load)가 증가되는 문제점은 좁은 폭과 짧은 길이로 제조된 도 6b의 제1 피모스 및 제1 엔모스 트랜지스터(P4, N4)로 해결한다.

그리고, 복수개의 D플립플롭 제조시 자칫 전체 반도체 장치의 사이즈가 증가될 수 있는 문제점을 풀업회로(501)와 풀다운회로(503)를 공유함으로써 해결한다. 또한, 풀업회로(501)와 풀다운회로(503)의 제2 피모스 및 제2 엔모스 트랜지스터(P2, N2)는 수동소자인 저항으로 대체될 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

이상에서 살펴본 바와 같이, 본 발명은 래치회로에서 자신의 출력신호를 피드백하는 인버터의 신호전달 능력을 억제함과 동시에 인버터를 중심으로 양측의 노드간의 로드(load)를 감소시키므로써 래치 입력신호의 전달 특성을 개선시킨다.

따라서, 플립플롭과 같은 상기 래치회로를 포함하는 반도체 메모리 장치의 동작 특성을 향상시키는 효과를 얻는다.

Claims (3)

1. 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 인버터;

   상기 제2 노드의 신호를 피드백하여 상기 제1 노드로 전달하는 제2 인버터를 포함하되, 상기 제2 인버터는,

   제2 노드의 신호를 게이트 입력으로하는 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터;

   상기 제1 피모스 트랜지스터와 연결되고, 제1 전압을 게이트 입력으로 하며, 상기 제1 피모스 트랜지스터의 길이보다 더 큰 선길이를 갖는 제2 피모스 트랜지스터;

   상기 제1 엔모스 트랜지스터와 연결되고, 제2 전압을 게이트 입력으로 하며, 상기 제1 엔모스 트랜지스터의 길이보다 더 큰 길이를 갖는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭회로.

2. 제1항에 있어서,

   상기 제1 전압은 접지전압이고, 제2 전압은 전원전압인 것을 특징으로 하는 플립플롭회로.

3. 각각 인버터형 래치부를 포함하는 복수 개의 단위플립플롭;

   상기 플립플롭에 풀업전압을 공급하는 풀업 트랜지스터; 및

   상기 플립플롭에 풀다운전압을 공급하는 풀다운 트랜지스터를 구비하되,

   상기 풀업 트랜지스터의 채널길이가 상기 래치부 내의 인버터의 채널길이가 더 긴 것을 특징으로 하는 플립플롭회로.

Priority Applications (2)

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Citations (4)

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